طراحی فیلتر FIR با ابزار System Generator for DSP
در پردازش سیگنال فیلترها جایگاه ویژه‌ای دارند، شاید بررسی مسیر پیاده سازی و طراحی یک فیلتر FIR با ابزار System Generator for DSP خالی از لطف نباشد.
نکات و تکنیک‌های طراحی با Vivado HLS (بخش اول: پیاده سازی ممیز شناور)
با ظهور HLS کار توسعه الگوریتم‌ها برای تراشه‌های FPGA به شکل کامل متحول شده است، طراحی بهینه نیاز به آشنایی با نکات و تکنیک‌های طراحی در Vivado HLS دارد.
قسمت هفتم: تعیین اینترفیس AXI4 برای طرح Vivado HLS
در این ویدئوی کوتاه فرایند تعیین اینترفیس AXI4 برای طرح Vivado HLS را بررسی می‌کنیم و مفاهیم مهمی همچون سنتز اینترفیس و پروتکل‌های ورودی خروجی را معرفی می‌کنیم.
مقدمه‌ای بر فیلتر ها
فیلتر مداری است که قابلیت عبور (یا تقویت) مؤلفه‌های از پیش تعیین شده فرکانسی و همینطور مسدود کردن یا تضعیف کردن سایر مؤلفه‌های فرکانسی یک طیف را دارد.
مزایای استفاده از پتالینوکس
دلایل زیادی برای استفاده از پتالینوکس به منظور توسعه یک سیستم عامل نهفته روی تراشه‌های SoC شرکت Xilinx وجود دارد که سهولت در استفاده و سرعت ساخت بالا از آن جمله است.
قسمت ششم: آنالیز طرح در Vivado HLS
در این ویدئو به آنالیز و بهینه سازی طرح می‌پردازیم. یکی از بهترین راه‌های یادگیری شیوه آنالیز طرح در Vivado HLS استفاده از مثال‌های کاربردی و مرور قابلیت‌های نمایش Analysis Perspective است.
اینترفیس AXI (قسمت سوم: شبیه سازی AXI4-Lite با AXI VIP)
در قسمت سوم این سری آموزشی قصد داریم با اضافه کردن AXI VIP به یک پروژه در Vivado فرایند شبیه سازی اینترفیس AXI4-Lite با AXI VIP را به طور کامل بررسی کنیم.
قسمت پنجم: استفاده از اینترفیس Tcl در Vivado HLS
در این ویدئو ابتدا روش ساخت و سفارشی سازی یک فایل Tcl و در ادامه نحوه استفاده از اینترفیس Tcl برای اجرای Vivado HLS را با هم مرور خواهیم کرد.
قسمت چهارم: ساخت HLS IP برای System Generator for DSP
در این ویدئو شیوه ساخت HLS IP برای System Generator for DSP را باهم مرور خواهیم کرد. این HLS IP می‌تواند به صورت یک بلوک فراخوانی و استفاده شود.