شبیه سازی RTL
شبیه سازی RTL را با تنظیم VHDL به عنوان زبان پیش فرض اجرا کنید و صحت اجرای شبیه سازی را بررسی کنید.
۱- از نوار ابزار یا منوی Solution گزینه Run C/RTL Co-simulation را انتخاب کنید. پنجره تنظیمات شبیه سازی RTL باز می‌شود و می‌توانید شبیه سازی مورد نظرتان را اجرا کنید.
۲- زبان VDHL را برای شبیه سازی RTL انتخاب کنید. مشابهاً می‌توانید از Verilog هم برای اجرای شبیه سازی استفاده کنید. با استفاده از لیست کشویی در بخش Simulator Section می‌توانید ابزار شبیه سازی دیگری انتخاب کنید. توجه داشته باشید که مسیر فایل اجرایی این ابزارها باید در PATH سیستم عامل تنظیم شده باشد.
(پنجره تنظیمات شبیه سازی RTL)
۳- روی OK کلیک کنید تا شبیه سازی RTL اجرا شود. هنگام اجرای شبیه سازی RTL ابتدا چندین فایل کامپایل و چندین فایل دیگر تولید می‌شوند و در نهایت طرح شبیه سازی می‌شود. به طور کلی سه گام داریم.
- گام اول: فایل تست بنچ VHDL ساخته و اجرا می‌شود تا سیگنال‌های ورودی تحریک مناسب برای طرح RTL تولید شوند.
- گام دوم: شبیه سازی RTL با توجه به ورودی‌های تولیدی اجرا می‌شود.
- گام سوم: خروجی‌های RTL مجدداً به تست بنچ VHDL برای چک کردن صحت نتایج برگردانده می‌شوند.
(نمایش پیشرفت شبیه سازی در صفحه Console)
مراحل اجرای شبیه سازی به شکل کامل گزارش می‌شود و لاگ‌های مربوط به هر سه گام در پنجره Console پرینت می‌شود. در انتها نیز پیغامی مبنی بر موفقیت بودن شبیه سازی نمایش داده می‌شود. ملاحظه می‌کنید که برای شبیه سازی RTL نیازی به نوشتن تست بنچ برای طرح سنتز شده ندارید.
۴- با اتمام کار ارزیابی طرح RTL ، نتیجه شبیه سازی به صورت اتوماتیک در صفحه Information ظاهر می‌شود. موفقیت یا عدم موفقیت شبیه سازی با کلید واژه‌های Failed یا Passed گزارش می‌شود. علاوه بر این در این گزارش، پارامترهای سنجش کارایی طرح همچون Latency و Interval هم گزارش می‌شوند. از آنجایی که VHDL به عنوان زبان پیش فرض شبیه سازی انتخاب شده، پارامترهای Latency و (Initiation) Interval تنها برای این زبان گزارش شده‌اند. پارامتر Initiation Interval تعداد سیکل کلاکی را که فانکشن باید پیش از دریافت داده جدید در ورودی منتظر بماند، مشخص می‌کند. مقدار این پارامتر برای طرحی که پایپلاین نشده باشد، همواره برابر با Latency + 1 است.
(نتایج شبیه سازی RTL یا شبیه سازی توأمان C/RTL)