سنتز طرح
به نمایش Synthesis Perspective برگردید و طرح را با تنظیمات پیش فرض سنتز کنید. نتایج سنتز را مرور کنید.
۱- با کلیک روی گزینه Synthesis در سمت راست نوار ابزار به نمایش Synthesis Perspective برگردید.
۲- روی گزینه C Synthesis در نوار ابزار کلیک کنید یا از منوی Solution > Run C Synthesis گزینه Active Solution را انتخاب کنید، تا کار سنتز آغاز شود.
۳- بعد از پایان سنتز، گزارش خروجی سنتز به شکل اتوماتیک در صفحه Information نمایش داده می‌شود. با کمک تب Outline در صفحه Axiliary می‌توانید با یک کلیک به بخش‌های مختلف این گزارش دسترسی پیدا کنید.
(گزارش سنتز)
۴- اگر محتوبات پوشه Solution1 را بررسی کنید، متوجه می‌شوید که چندین گزارش در این پوشه تولید شده است که می‌توانید آن‌ها را بررسی کنید.
(صفحه Explorer بعد از اتمام سنتز)
وقتی که پوشه syn را بررسی می‌کنید، مشاهده می‌کنید که در این پوشه، چهار پوشه دیگر به نام‌های report ، systemC ، verilog و vhdl به همراه تعداد زیر پوشه، یک فایل‌های گزارش سنتز و فایل‌های RTL خروجی به صورت اتوماتیک تولید شده است. با دوبار کلیک روی این هر کدام از این فایل‌ها می‌توانید محتویات آن را در صفحه Information مشاهده کنید. توجه داشته باشید که اگر طرح ما دارای ساختار سلسله مراتبی باشد و فانکشن‌های سطح پایین‌تری در طرح داشته باشیم، برای این فانکشن‌ها نیز گزارش‌های مستقل تولید می‌شود.
۵- گزارش سنتز تخمینی از منابع مصرفی و کارایی و همینطور تأخیر طرح را نشان می‌دهد.
۶- در این گزارش اینترفیس‌های تاپ فانکشن که به صورت اتوماتیک توسط ابزار تولید شده اند، نیز قابل مشاهده هستند.
در این گزارش می‌توانید ببینید که دو سیگنال ap_clk و ap_rst و سیگنال‌های کنترلی ap_idle و ap_ready به صورت اتوماتیک به طرح اضافه شده‌اند. این سیگنال‌های کنترلی برای هندشیک و کنترل عملکرد فانکشن بکار می‌روند.
- سیگنال ap_ready : مشخص می‌کند که طرح چه زمانی قادر به پذیرش فرمان محاسباتی بعدی است.
- سیگنال ap_start : مشخص می‌کند که چه زمانی محاسبه بعدی را آغاز کرده شده است.
- سیگنال ap_done : مشخص می‌کند که چه زمانی محاسبات به اتمام رسیده است.
(لیست اینترفیس‌های تولید شده)
سایر سیگنال‌ها با توجه به نوع سیگنال‌های ورودی خروجی طرح و اینترفیس‌های پیش فرضی که ابزار Vivado HLS برای آن‌ها در نظر می‌گیرد، تولید می‌شوند.