طراحی در FPGA با زبان Verilog HDL
هدف از دوره طراحی در FPGA با زبان Verilog HDL آشنا کردن دانشجو با مفاهیم پایهای طراحی دیجیتال و سپس موضوعات نسبتاً پیشرفته در فرایند پیاده سازی طرحهای پیچیده روی FPGA است. ساختار درسها در این دوره به شکلی است که شما را گام به گام با چالشهای عملیاتی در طراحی با FPGA آشنا میکند.