تأخیرها و تریگرها در HLS
در Vivado HLS پیاده سازی مداراتی که ذاتاً ماهیت کنترلی دارند میتواند به نوبه خودش یک دردسر به تمام معنا باشد. یک طراح برای کنترل بهینه تأخیرها و تریگرها در HLS نیاز به آشنایی با کتابخانههای اختصاصی Xilinx دارد.
در Vivado HLS پیاده سازی مداراتی که ذاتاً ماهیت کنترلی دارند میتواند به نوبه خودش یک دردسر به تمام معنا باشد. یک طراح برای کنترل بهینه تأخیرها و تریگرها در HLS نیاز به آشنایی با کتابخانههای اختصاصی Xilinx دارد.
با بهره گیری از کتابخانههای arbitrary precision میتوان به جای متغیرهای float از متغیرهای fixed point درون کدهای HLS استفاده کرد.
با ظهور HLS کار توسعه الگوریتمها برای تراشههای FPGA به شکل کامل متحول شده است، طراحی بهینه نیاز به آشنایی با نکات و تکنیکهای طراحی در Vivado HLS دارد.
در این ویدئوی کوتاه فرایند تعیین اینترفیس AXI4 برای طرح Vivado HLS را بررسی میکنیم و مفاهیم مهمی همچون سنتز اینترفیس و پروتکلهای ورودی خروجی را معرفی میکنیم.
در این ویدئو به آنالیز و بهینه سازی طرح میپردازیم. یکی از بهترین راههای یادگیری شیوه آنالیز طرح در Vivado HLS استفاده از مثالهای کاربردی و مرور قابلیتهای نمایش Analysis Perspective است.