چرا باید FPGA یاد بگیریم؟
پاسخ به این سوأل که چرا باید FPGA یاد بگیریم یک بله یا خیر ساده نیست. در ایران تنها زمین بازی برای علاقمندان به طراحی سخت افزارهای دیجیتال FPGA است.
چرا باید FPGA یاد بگیریم؟ ادامه مطلب »
آموزش HLS
تأخیرها و تریگرها در HLS
در Vivado HLS پیاده سازی مداراتی که ذاتاً ماهیت کنترلی دارند می‌تواند به نوبه خودش یک دردسر به تمام معنا باشد. یک طراح برای کنترل بهینه تأخیرها و تریگرها در HLS نیاز به آشنایی با کتابخانه‌‌های اختصاصی Xilinx دارد.
تأخیرها و تریگرها در HLS ادامه مطلب »
قسمت هفتم: تعیین اینترفیس AXI4 برای طرح Vivado HLS
در این ویدئوی کوتاه فرایند تعیین اینترفیس AXI4 برای طرح Vivado HLS را بررسی می‌کنیم و مفاهیم مهمی همچون سنتز اینترفیس و پروتکل‌های ورودی خروجی را معرفی می‌کنیم.
قسمت هفتم: تعیین اینترفیس AXI4 برای طرح Vivado HLS ادامه مطلب »
قسمت ششم: آنالیز طرح در Vivado HLS
در این ویدئو به آنالیز و بهینه سازی طرح می‌پردازیم. یکی از بهترین راه‌های یادگیری شیوه آنالیز طرح در Vivado HLS استفاده از مثال‌های کاربردی و مرور قابلیت‌های نمایش Analysis Perspective است.
قسمت ششم: آنالیز طرح در Vivado HLS ادامه مطلب »
قسمت پنجم: استفاده از اینترفیس Tcl در Vivado HLS
در این ویدئو ابتدا روش ساخت و سفارشی سازی یک فایل Tcl و در ادامه نحوه استفاده از اینترفیس Tcl برای اجرای Vivado HLS را با هم مرور خواهیم کرد.
قسمت پنجم: استفاده از اینترفیس Tcl در Vivado HLS ادامه مطلب »
قسمت چهارم: ساخت HLS IP برای System Generator for DSP
در این ویدئو شیوه ساخت HLS IP برای System Generator for DSP را باهم مرور خواهیم کرد. این HLS IP می‌تواند به صورت یک بلوک فراخوانی و استفاده شود.
قسمت چهارم: ساخت HLS IP برای System Generator for DSP ادامه مطلب »