پیاده سازی فیلتر FIR در Vivado
با دروازه ورود به دنیای پردازش سیگنال در FPGA از طریق فراگیری الفبای پیاده سازی فیلتر FIR در Vivado تنها چند قدم فاصله دارید.
Vivado
اینترفیس AXI (قسمت سوم: شبیه سازی AXI4-Lite با AXI VIP)
در قسمت سوم این سری آموزشی قصد داریم با اضافه کردن AXI VIP به یک پروژه در Vivado فرایند شبیه سازی اینترفیس AXI4-Lite با AXI VIP را به طور کامل بررسی کنیم.
قست سوم: پکیج کردن HLS IP برای Vivado IP Catalog
در این ویدئو شیوه پکیج کردن HLS IP برای Vivado IP Catalog را باهم مرور خواهیم کرد. این HLS IP می‌تواند در محیط Vivado IP Integrator فراخوانی و استفاده شود.
تکنیک‌های سنکرون سازی در FPGA
روش‌ها و تکنیک‌های سنکرون سازی برای مراقبت از دیتا زمانی که از یک محدوده کلاک به محدوده دیگر کلاک در FPGA منتقل می‌شوند، بکار گرفته می‌شوند.
تکنیک Retiming در ابزار سنتز Vivado
تکنیک Retiming یک الگوی بهینه سازی ترتیبی برای جابجایی رجیسترها در طول منابع منطقی است. این کار با هدف بهبود کارایی مدارات منطقی انجام می‌شود.
قابلیت مانیتور کردن کلاک در Clock Wizard IP
قابلیت مانیتور کردن کلاک در Clock Wizard IP روشی برای کنترل و پایش وضعیت کلاک درون یک تراشه FPGA بعد از اتمام فرایند طراحی است.
بلند شدن و دویدن با مجموعه یکپارچه نرم افزاری Vitis
وقتی که کار با Vitis را آغاز می‌کنیم، اولین چیزی که توجه ما را جلب می‌کند، جایگزین شدن SDSoC ، SDAccel و حتی SDK با مجموعه نرم افزاری Vitis است
آموزش مقدماتی محیط توسعه SDSoC
آموزش مقدماتی مجموعه نرم افزاری SDSoC، این مجموعه به صورت رایگان در Udemy تحت عنوان Zynq Development with Xilinx SDSoC ارائه شده است و با یک پروژه ساده جریان طراحی را آموزش می دهد.