قسمت ششم: آنالیز طرح در Vivado HLS
در این ویدئو به آنالیز و بهینه سازی طرح می‌پردازیم. یکی از بهترین راه‌های یادگیری شیوه آنالیز طرح در Vivado HLS استفاده از مثال‌های کاربردی و مرور قابلیت‌های نمایش Analysis Perspective است.
ابزارهای طراحی
اینترفیس AXI (قسمت سوم: شبیه سازی AXI4-Lite با AXI VIP)
در قسمت سوم این سری آموزشی قصد داریم با اضافه کردن AXI VIP به یک پروژه در Vivado فرایند شبیه سازی اینترفیس AXI4-Lite با AXI VIP را به طور کامل بررسی کنیم.
قسمت پنجم: استفاده از اینترفیس Tcl در Vivado HLS
در این ویدئو ابتدا روش ساخت و سفارشی سازی یک فایل Tcl و در ادامه نحوه استفاده از اینترفیس Tcl برای اجرای Vivado HLS را با هم مرور خواهیم کرد.
قسمت چهارم: ساخت HLS IP برای System Generator for DSP
در این ویدئو شیوه ساخت HLS IP برای System Generator for DSP را باهم مرور خواهیم کرد. این HLS IP می‌تواند به صورت یک بلوک فراخوانی و استفاده شود.
قست سوم: پکیج کردن HLS IP برای Vivado IP Catalog
در این ویدئو شیوه پکیج کردن HLS IP برای Vivado IP Catalog را باهم مرور خواهیم کرد. این HLS IP می‌تواند در محیط Vivado IP Integrator فراخوانی و استفاده شود.
قسمت دوم: ارزیابی فانکشنالیتی طرح در Vivado HLS
در این ویدئو شیوه ارزیابی فانکشنالیتی طرح در Vivado HLS را باهم مرور خواهیم کرد. برای ارزیابی عملکرد طرح باید کدهای C را شبیه سازی کنیم.
قسمت اول: شروع کار با ابزار Vivado HLS
در این ویدئو فایل‌های یکی از مثال‌های آماده Xilinx را مرور می‌کنیم و از آن برای شروع کار با ابزار Vivado HLS و نمایش قابلیت‌های آن استفاده می‌کنیم.
تکنیک‌های سنکرون سازی در FPGA
روش‌ها و تکنیک‌های سنکرون سازی برای مراقبت از دیتا زمانی که از یک محدوده کلاک به محدوده دیگر کلاک در FPGA منتقل می‌شوند، بکار گرفته می‌شوند.
دیباگ و خطایابی با ChipScope™ Pro (معرفی)
یکی از مهمترین گام‌های طراحی در FPGA مساله خطایابی سیستم است. لاجیک آنالیزر داخلی یا ChipScope™ Pro یکی از ابزارهای دیباگ سیستم‌های دیجیتال در محیط ISE است.