محاسبه سینوس و کسینوس در FPGA با استفاده از CORDIC
روشهای متفاوتی برای محاسبه سینوس و کسینوس در FPGA وجود دارد که یکی از آنها استفاده از CORDIC IP Core در مجموعه نرم افزاری ISE و Vivado است.
روشهای متفاوتی برای محاسبه سینوس و کسینوس در FPGA وجود دارد که یکی از آنها استفاده از CORDIC IP Core در مجموعه نرم افزاری ISE و Vivado است.
با دروازه ورود به دنیای پردازش سیگنال در FPGA از طریق فراگیری الفبای پیاده سازی فیلتر FIR در Vivado تنها چند قدم فاصله دارید.
در پردازش سیگنال فیلترها جایگاه ویژهای دارند، شاید بررسی مسیر پیاده سازی و طراحی یک فیلتر FIR با ابزار System Generator for DSP خالی از لطف نباشد.
با ظهور HLS کار توسعه الگوریتمها برای تراشههای FPGA به شکل کامل متحول شده است، طراحی بهینه نیاز به آشنایی با نکات و تکنیکهای طراحی در Vivado HLS دارد.
در این ویدئوی کوتاه فرایند تعیین اینترفیس AXI4 برای طرح Vivado HLS را بررسی میکنیم و مفاهیم مهمی همچون سنتز اینترفیس و پروتکلهای ورودی خروجی را معرفی میکنیم.
در این ویدئو به آنالیز و بهینه سازی طرح میپردازیم. یکی از بهترین راههای یادگیری شیوه آنالیز طرح در Vivado HLS استفاده از مثالهای کاربردی و مرور قابلیتهای نمایش Analysis Perspective است.
در قسمت سوم این سری آموزشی قصد داریم با اضافه کردن AXI VIP به یک پروژه در Vivado فرایند شبیه سازی اینترفیس AXI4-Lite با AXI VIP را به طور کامل بررسی کنیم.
در این ویدئو ابتدا روش ساخت و سفارشی سازی یک فایل Tcl و در ادامه نحوه استفاده از اینترفیس Tcl برای اجرای Vivado HLS را با هم مرور خواهیم کرد.
در این ویدئو شیوه ساخت HLS IP برای System Generator for DSP را باهم مرور خواهیم کرد. این HLS IP میتواند به صورت یک بلوک فراخوانی و استفاده شود.