قست سوم: پکیج کردن HLS IP برای Vivado IP Catalog
در این ویدئو شیوه پکیج کردن HLS IP برای Vivado IP Catalog را باهم مرور خواهیم کرد. این HLS IP می‌تواند در محیط Vivado IP Integrator فراخوانی و استفاده شود.
قسمت دوم: ارزیابی فانکشنالیتی طرح در Vivado HLS
در این ویدئو شیوه ارزیابی فانکشنالیتی طرح در Vivado HLS را باهم مرور خواهیم کرد. برای ارزیابی عملکرد طرح باید کدهای C را شبیه سازی کنیم.
قسمت اول: شروع کار با ابزار Vivado HLS
در این ویدئو فایل‌های یکی از مثال‌های آماده Xilinx را مرور می‌کنیم و از آن برای شروع کار با ابزار Vivado HLS و نمایش قابلیت‌های آن استفاده می‌کنیم.
تکنیک‌های سنکرون سازی در FPGA
روش‌ها و تکنیک‌های سنکرون سازی برای مراقبت از دیتا زمانی که از یک محدوده کلاک به محدوده دیگر کلاک در FPGA منتقل می‌شوند، بکار گرفته می‌شوند.
دیباگ و خطایابی با ChipScope™ Pro (معرفی)
یکی از مهمترین گام‌های طراحی در FPGA مساله خطایابی سیستم است. لاجیک آنالیزر داخلی یا ChipScope™ Pro یکی از ابزارهای دیباگ سیستم‌های دیجیتال در محیط ISE است.
اعداد اعشاری ممیز ثابت (بخش سوم: قوانین پایه محاسبات)
اعداد ممیزثابت همان اعداد اعشاری هستند که با استفاده از یک فاکتور معین مقیاس بندی می‌شوند. این باعث می‌شود قوانین خاصی بر محاسبات ممیز ثابت حاکم شود.
خواندن و نوشتن در حافظه DDR با HLS
برای طراحی یک مسیر دیتای پرسرعت در یک سیستم ممکن است نیاز به خواندن و نوشتن در حافظه DDR داشته باشید. آیا می‌توانیم این کار را با HLS انجام دهیم.
اینترفیس AXI (قسمت دوم: شبیه سازی با AXI Verification IP)
بهترین روش برای شبیه سازی و بررسی صحت عملکرد و فانکشنالیتی ماژول‌های AXI Master و AXI Slave در یک طرح RTL استفاده از AXI VIP در Vivado است.
اعداد اعشاری ممیز ثابت (بخش دوم: محاسبات با دقت محدود)
محاسبات ممیز ثابت تحت عنوان محاسبات با دقت محدود نیز مخاطب قرار داده می‌شود. یعنی تحت هیچ شرایطی دقت محاسبات از مقدار مشخصی بیشتر نخواهد بود.