اعداد اعشاری ممیز ثابت (بخش اول: مفاهیم کلی)
یکی از مقدمات پردازش سیگنال در FPGA ، فراگیری شیوه نمایش اعداد اعشاری ممیز ثابت علامت دار و بدون علامت و همچنین قوانین لازم برای کار کردن با آن‌ها است.
اینترفیس AXI (قسمت اول: مقدمه‌ای بر AXI)
این روزها، تقریباً تمام IP های Xilinx از اینترفیس AXI استفاده می‌کنند. اینترفیس‌های AXI بخشی جدایی ناپذیر از هر طراحی جدید در تراشه‌های شرکت Xilinx هستند.
تکنیک Retiming در ابزار سنتز Vivado
تکنیک Retiming یک الگوی بهینه سازی ترتیبی برای جابجایی رجیسترها در طول منابع منطقی است. این کار با هدف بهبود کارایی مدارات منطقی انجام می‌شود.
بهینه سازی به کمک Analysis Perspective
بهینه سازی به کمک Analysis Perspective به ما اجازه می‌دهد با تحلیل نتایج پیاده‌سازی، بهترین الگو برای اعمال تغییرات روی ساختار کدهای HLS را انتخاب کنیم.
کار با حلقه‌ها در HLS
کدهای HLS ما چه از نوع C و چه از نوع ++C دارای تعدادی حلقه پشت سرهم و یا تو در تو هستند. از این رو فراگیری نحوه کار با حلقه‌ها در HLS بسیار مهم است.
قابلیت مانیتور کردن کلاک در Clock Wizard IP
قابلیت مانیتور کردن کلاک در Clock Wizard IP روشی برای کنترل و پایش وضعیت کلاک درون یک تراشه FPGA بعد از اتمام فرایند طراحی است.
بلند شدن و دویدن با مجموعه یکپارچه نرم افزاری Vitis
وقتی که کار با Vitis را آغاز می‌کنیم، اولین چیزی که توجه ما را جلب می‌کند، جایگزین شدن SDSoC ، SDAccel و حتی SDK با مجموعه نرم افزاری Vitis است
پیاده‌سازی ماژول Barrel Shifter
ماژول Barrel Shifter یک مدار دیجیتال است که قابلیت شیفت متغییر داده‌های ورودی را بدون استفاده از مدارات ترتیبی دارد و کاملا ترکیبی است.
از منابع ورودی و خروجی FPGA چه می دانیم؟ (قسمت دوم: منابع منطقی)
بخش منطقی بلوک‌های ورودی/خروجی از چندین واحد کوچکتر به نام‌های IOLOGIC ،IODELAY و IOSERDES تشکیل شده است.