مدیریت سیگنال کلاک: بخش دوم شبکه توزیع کلاک در FPGA
در کنار منابع مدیریت کننده سیگنال کلاک، گروه دیگری از منابع نیز برای توزیع و انتشار مناسب کلاک درون FPGA وجود دارد که عملاً ساختار درخت کلاک را شکل می‌دهند.
تراشه‌های قابل پیکره‌بندی
مدیریت سیگنال کلاک : بخش اول مدیریت کلاک در FPGA
عدم آشنایی با منابع مدیریت کلاک در تراشه‌های FPGA ممکن است باعث اشتباه در طراحی سناریوی کلاک، برآورده نشدن ملاحظات زمان بندی و در نتیجه دوباره کاری‌های مکرر در فرایند طراحی بشود.
بلوک‌های UltraRAM در تراشه‌های +UltraScale
بلوک‌های UltraRAM در تراشه‌های +UltraScale جایگزین حافظه‌های خارجی هستند و کارایی و عملکرد بسیار بهتری را نسبت به آن‌ها به همراه می‌آورند.
فراخوانی حافظه‌ها و عناصر سنکرون ساز کلاک با استفاده از XPM
حافظه‌ها و عناصر سنکرون ساز کلاک از جمله ساختارهایی هستند که معمولاً در تمامی طراحی‌های FPGA مورد استفاده قرار می‌گیرند.
بلوک‌های DSP48 : قلب تپنده پردازش سیگنال
اپلیکیشن‌های پردازش سیگنال به تعداد زیادی ضرب و جمع نیاز دارند که بهترین گزینه برای پیاده سازی آن‌ها استفاده از DSP48 Slice های اختصاصی درون تراشه‌های FPGA است.
اینترفیس AXI (قسمت سوم: شبیه سازی AXI4-Lite با AXI VIP)
در قسمت سوم این سری آموزشی قصد داریم با اضافه کردن AXI VIP به یک پروژه در Vivado فرایند شبیه سازی اینترفیس AXI4-Lite با AXI VIP را به طور کامل بررسی کنیم.
اینترفیس AXI (قسمت دوم: شبیه سازی با AXI Verification IP)
بهترین روش برای شبیه سازی و بررسی صحت عملکرد و فانکشنالیتی ماژول‌های AXI Master و AXI Slave در یک طرح RTL استفاده از AXI VIP در Vivado است.
اینترفیس AXI (قسمت اول: مقدمه‌ای بر AXI)
این روزها، تقریباً تمام IP های Xilinx از اینترفیس AXI استفاده می‌کنند. اینترفیس‌های AXI بخشی جدایی ناپذیر از هر طراحی جدید در تراشه‌های شرکت Xilinx هستند.
از منابع ورودی و خروجی FPGA چه می دانیم؟ (قسمت دوم: منابع منطقی)
بخش منطقی بلوک‌های ورودی/خروجی از چندین واحد کوچکتر به نام‌های IOLOGIC ،IODELAY و IOSERDES تشکیل شده است.