قسمت دوم: ارزیابی فانکشنالیتی طرح در Vivado HLS
در این ویدئو شیوه ارزیابی فانکشنالیتی طرح در Vivado HLS را باهم مرور خواهیم کرد. برای ارزیابی عملکرد طرح باید کدهای C را شبیه سازی کنیم.
قسمت دوم: ارزیابی فانکشنالیتی طرح در Vivado HLS ادامه مطلب »
قسمت اول: شروع کار با ابزار Vivado HLS
در این ویدئو فایلهای یکی از مثالهای آماده Xilinx را مرور میکنیم و از آن برای شروع کار با ابزار Vivado HLS و نمایش قابلیتهای آن استفاده میکنیم.
قسمت اول: شروع کار با ابزار Vivado HLS ادامه مطلب »
تکنیک Retiming در ابزار سنتز Vivado
تکنیک Retiming یک الگوی بهینه سازی ترتیبی برای جابجایی رجیسترها در طول منابع منطقی است. این کار با هدف بهبود کارایی مدارات منطقی انجام میشود.
تکنیک Retiming در ابزار سنتز Vivado ادامه مطلب »
قابلیت مانیتور کردن کلاک در Clock Wizard IP
قابلیت مانیتور کردن کلاک در Clock Wizard IP روشی برای کنترل و پایش وضعیت کلاک درون یک تراشه FPGA بعد از اتمام فرایند طراحی است.
قابلیت مانیتور کردن کلاک در Clock Wizard IP ادامه مطلب »
بلند شدن و دویدن با مجموعه یکپارچه نرم افزاری Vitis
وقتی که کار با Vitis را آغاز میکنیم، اولین چیزی که توجه ما را جلب میکند، جایگزین شدن SDSoC ، SDAccel و حتی SDK با مجموعه نرم افزاری Vitis است
بلند شدن و دویدن با مجموعه یکپارچه نرم افزاری Vitis ادامه مطلب »
آموزش مقدماتی محیط توسعه SDSoC
آموزش مقدماتی مجموعه نرم افزاری SDSoC، این مجموعه به صورت رایگان در Udemy تحت عنوان Zynq Development with Xilinx SDSoC ارائه شده است و با یک پروژه ساده جریان طراحی را آموزش می دهد.
آموزش مقدماتی محیط توسعه SDSoC ادامه مطلب »