آموزش مقدماتی محیط توسعه SDSoC

آموزش مقدماتی مجموعه نرم افزاری SDSoC، این مجموعه به صورت رایگان در Udemy تحت عنوان Zynq Development with Xilinx SDSoC ارائه شده است و با یک پروژه ساده جریان طراحی را آموزش می دهد.

این دوره شامل ۵ جلسه آموزشی است و اطلاعات آن به بروز رسانی می شود، این مجموعه به صورت رایگان در Udemy تحت عنوان Zynq Development with Xilinx SDSoC منتشر شده است و برای اولین بار در هگزالینکس بازنشر داده می شود.

آخرین بروز رسانی 18 مرداد 98

معرفی محیط توسعه SDSoC

یکی از بزرگترین چالش های پیشروی مهندسان در زمان طراحی شتاب دهنده روی بخش PL در تراشه های Zynq نحوه تبادل ارتباط بین PS و PL است، انتخاب نوع اینترفیس و تنظیمات آن اغلب کابوس طراحان است. از سوی دیگر انتخاب گلوگاه های پردازشی و انتقال توابع نرم افزاری در PS به PL نیازمند صرف زمان و تجربه کافی از سوی مهندس طراح است. شرکت Xilinx برای پاسخ به این دو مشکل در سال 2015 محیط توسعه SDSoC را برای طراحان سیستم و مهندسان نرم افزار معرفی کرد. مجموعه نرم افزاری SDSoC چارچوبی برای توسعه و ساخت برنامه های سخت افزاری شتاب دهی شده با استفاده از زبانهای برنامه نویسی استاندارد C و ++C در محیط بسیار کاربرپسند و محبوب eclipse است.

کامپایلر SDSoC بسیاری از جزئیات طراحی را به صورت اتوماتیک آنالیز می کند و به طراح اجازه می دهد با چند کلیک توابع نرم افزاری PS را به ماژول ها سخت افزاری برای پیاده سازی در PL تبدیل کنند و ارتباطات مورد نیاز برای تبادل داده بین این دو بخش را برقرار کنند.

قسمت اول

قسمت دوم

قسمت سوم

قسمت چهارم

قسمت پنجم

منبع: Udemy

اشتراک در
برچسب ها
بیشتر بخوانیم
نمایش اعداد اعشاری ممیز ثابت توصیف سخت افزاری

اعداد اعشاری ممیز ثابت (بخش دوم: محاسبات با دقت محدود)

محاسبات ممیز ثابت تحت عنوان محاسبات با دقت محدود نیز مخاطب قرار داده می‌شود. یعنی تحت هیچ شرایطی دقت محاسبات از مقدار مشخصی بیشتر نخواهد بود.

جریان طراحی در FPGA عمومی

جریان طراحی در FPGA

اولین درسی که در دوره های مقدماتی FPGA ارائه می شود، آشنا کردن دانشجویان با گام های پیاده سازی است. در ادامه فهرستی از گام های مورد نیاز برای اجرای صفر تا صد یک پروژه روی FPGA توضیح داده می شود.

تکنیک‌های سنکرون سازی در FPGA ابزارهای طراحی

تکنیک‌های سنکرون سازی در FPGA

روش‌ها و تکنیک‌های سنکرون سازی برای مراقبت از دیتا زمانی که از یک محدوده کلاک به محدوده دیگر کلاک در FPGA منتقل می‌شوند، بکار گرفته می‌شوند.

آموزش سریع Vivado HLS ابزارهای طراحی

قسمت هفتم: تعیین اینترفیس AXI4 برای طرح Vivado HLS

در این ویدئوی کوتاه فرایند تعیین اینترفیس‌ AXI4 برای طرح Vivado HLS را بررسی می‌کنیم و مفاهیم مهمی همچون سنتز اینترفیس و پروتکل‌های ورودی خروجی را معرفی می‌کنیم.

عناوین مطالب
    برای شروع تولید فهرست مطالب ، یک هدر اضافه کنید

    دیدگاه‌ خود را بنویسید

    نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

    اسکرول به بالا