آموزش مقدماتی محیط توسعه SDSoC

آموزش مقدماتی مجموعه نرم افزاری SDSoC، این مجموعه به صورت رایگان در Udemy تحت عنوان Zynq Development with Xilinx SDSoC ارائه شده است و با یک پروژه ساده جریان طراحی را آموزش می دهد.

این دوره شامل ۵ جلسه آموزشی است و اطلاعات آن به بروز رسانی می شود، این مجموعه به صورت رایگان در Udemy تحت عنوان Zynq Development with Xilinx SDSoC منتشر شده است و برای اولین بار در هگزالینکس بازنشر داده می شود.

آخرین بروز رسانی 18 مرداد 98

معرفی محیط توسعه SDSoC

یکی از بزرگترین چالش های پیشروی مهندسان در زمان طراحی شتاب دهنده روی بخش PL در تراشه های Zynq نحوه تبادل ارتباط بین PS و PL است، انتخاب نوع اینترفیس و تنظیمات آن اغلب کابوس طراحان است. از سوی دیگر انتخاب گلوگاه های پردازشی و انتقال توابع نرم افزاری در PS به PL نیازمند صرف زمان و تجربه کافی از سوی مهندس طراح است. شرکت Xilinx برای پاسخ به این دو مشکل در سال 2015 محیط توسعه SDSoC را برای طراحان سیستم و مهندسان نرم افزار معرفی کرد. مجموعه نرم افزاری SDSoC چارچوبی برای توسعه و ساخت برنامه های سخت افزاری شتاب دهی شده با استفاده از زبانهای برنامه نویسی استاندارد C و ++C در محیط بسیار کاربرپسند و محبوب eclipse است.

کامپایلر SDSoC بسیاری از جزئیات طراحی را به صورت اتوماتیک آنالیز می کند و به طراح اجازه می دهد با چند کلیک توابع نرم افزاری PS را به ماژول ها سخت افزاری برای پیاده سازی در PL تبدیل کنند و ارتباطات مورد نیاز برای تبادل داده بین این دو بخش را برقرار کنند.

قسمت اول

قسمت دوم

قسمت سوم

قسمت چهارم

قسمت پنجم

منبع: Udemy

اشتراک در
برچسب ها
بیشتر بخوانیم
پیاده‌سازی فیلتر میانگین‌گیر متحرک در FPGA توصیف سخت افزاری

پیاده‌سازی فیلتر میانگین‌گیر متحرک در FPGA

پیاده سازی این فیلتر میانگین گیر متحرک در FPGA تنها با استفاده از چند تکنیک ساده انجام می‌شود. از این فیلتر برای حذف نویز و هموار کردن سیگنال استفاده می‌شود.

مفهوم حافظه در FPGA و کاربردهای آن توصیف سخت افزاری

بهره گیری از پایتون در Zynq

پروژه PYNQ یک پروژه منبع باز، برای تسهیل فرایند طراحی سیستم‌های نهفته (embedded) روی Zynq است. هدف آن بهره گیری از پایتون در Zynq است.

تاخیر، جیتر، کجی و عدم قطعیت کلاک تراشه‌های قابل پیکره‌بندی

تأخیر، جیتر، کجی و عدم قطعیت کلاک

دو فاز در طراحی سیگنال کلاک برای هر سیستم دیجیتالی وجود دارد. در فاز اول کلاک ایده آل در نظر گرفته می‌شود و در فاز دوم توپولوژی توزیع آن ساخته می‌شود.

بلند شدن و دویدن با مجموعه یکپارچه نرم افزاری Vitis ابزارهای طراحی

بلند شدن و دویدن با مجموعه یکپارچه نرم افزاری Vitis

وقتی که کار با Vitis را آغاز می‌کنیم، اولین چیزی که توجه‌ ما را جلب می‌کند، جایگزین شدن SDSoC ، SDAccel و حتی SDK با مجموعه نرم افزاری Vitis‌ است

عناوین مطالب
    برای شروع تولید فهرست مطالب، یک سربرگ اضافه کنید

    دیدگاه‌ خود را بنویسید

    نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

    به بالا بروید