آموزش مقدماتی محیط توسعه SDSoC

آموزش مقدماتی مجموعه نرم افزاری SDSoC، این مجموعه به صورت رایگان در Udemy تحت عنوان Zynq Development with Xilinx SDSoC ارائه شده است و با یک پروژه ساده جریان طراحی را آموزش می دهد.

این دوره شامل ۵ جلسه آموزشی است و اطلاعات آن به بروز رسانی می شود، این مجموعه به صورت رایگان در Udemy تحت عنوان Zynq Development with Xilinx SDSoC منتشر شده است و برای اولین بار در هگزالینکس بازنشر داده می شود.

آخرین بروز رسانی 18 مرداد 98

معرفی محیط توسعه SDSoC

یکی از بزرگترین چالش های پیشروی مهندسان در زمان طراحی شتاب دهنده روی بخش PL در تراشه های Zynq نحوه تبادل ارتباط بین PS و PL است، انتخاب نوع اینترفیس و تنظیمات آن اغلب کابوس طراحان است. از سوی دیگر انتخاب گلوگاه های پردازشی و انتقال توابع نرم افزاری در PS به PL نیازمند صرف زمان و تجربه کافی از سوی مهندس طراح است. شرکت Xilinx برای پاسخ به این دو مشکل در سال 2015 محیط توسعه SDSoC را برای طراحان سیستم و مهندسان نرم افزار معرفی کرد. مجموعه نرم افزاری SDSoC چارچوبی برای توسعه و ساخت برنامه های سخت افزاری شتاب دهی شده با استفاده از زبانهای برنامه نویسی استاندارد C و ++C در محیط بسیار کاربرپسند و محبوب eclipse است.

کامپایلر SDSoC بسیاری از جزئیات طراحی را به صورت اتوماتیک آنالیز می کند و به طراح اجازه می دهد با چند کلیک توابع نرم افزاری PS را به ماژول ها سخت افزاری برای پیاده سازی در PL تبدیل کنند و ارتباطات مورد نیاز برای تبادل داده بین این دو بخش را برقرار کنند.

قسمت اول

قسمت دوم

قسمت سوم

قسمت چهارم

قسمت پنجم

منبع: Udemy

اشتراک در
برچسب ها
بیشتر بخوانیم
معماری حافظه در مایکرو بلیز توصیف سخت افزاری

معماری حافظه در مایکروبلیز

به طور کلی به دلیل ماهیت انعطاف پذیر تراشه‌های FPGA ، می‌توان از معماری‌های مختلفی برای پیاده سازی ساختار سلسله مراتبی حافظه در مایکروبلیز استفاده کرد.

قابلیت Clock Monitoring در Clock Wizard IP ابزارهای طراحی

قابلیت مانیتور کردن کلاک در Clock Wizard IP

قابلیت مانیتور کردن کلاک در Clock Wizard IP روشی برای کنترل و پایش وضعیت کلاک درون یک تراشه FPGA بعد از اتمام فرایند طراحی است.

اینترفیس AXI تراشه‌های قابل پیکره‌بندی

اینترفیس AXI (قسمت دوم: شبیه سازی با AXI Verification IP)

بهترین روش برای شبیه سازی و بررسی صحت عملکرد و فانکشنالیتی ماژول‌های AXI Master و AXI Slave در یک طرح RTL استفاده از AXI VIP در Vivado است.

آموزش سریع Vivado HLS ابزارهای طراحی

قست سوم: پکیج کردن HLS IP برای Vivado IP Catalog

در این ویدئو شیوه پکیج کردن HLS IP برای Vivado IP Catalog را باهم مرور خواهیم کرد. این HLS IP می‌تواند در محیط Vivado IP Integrator فراخوانی و استفاده شود.

عناوین مطالب
    برای شروع تولید فهرست مطالب ، یک هدر اضافه کنید

    دیدگاه‌ خود را بنویسید

    نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

    اسکرول به بالا