پیاده سازی فیلتر FIR در Vivado
با دروازه ورود به دنیای پردازش سیگنال در FPGA از طریق فراگیری الفبای پیاده سازی فیلتر FIR در Vivado تنها چند قدم فاصله دارید.
آموزش FPGA
قسمت چهارم: ساخت HLS IP برای System Generator for DSP
در این ویدئو شیوه ساخت HLS IP برای System Generator for DSP را باهم مرور خواهیم کرد. این HLS IP می‌تواند به صورت یک بلوک فراخوانی و استفاده شود.
اعداد اعشاری ممیز ثابت (بخش اول: مفاهیم کلی)
یکی از مقدمات پردازش سیگنال در FPGA ، فراگیری شیوه نمایش اعداد اعشاری ممیز ثابت علامت دار و بدون علامت و همچنین قوانین لازم برای کار کردن با آن‌ها است.
پیاده‌سازی ماژول Barrel Shifter
ماژول Barrel Shifter یک مدار دیجیتال است که قابلیت شیفت متغییر داده‌های ورودی را بدون استفاده از مدارات ترتیبی دارد و کاملا ترکیبی است.
از منابع ورودی و خروجی FPGA چه می دانیم؟ (قسمت دوم: منابع منطقی)
بخش منطقی بلوک‌های ورودی/خروجی از چندین واحد کوچکتر به نام‌های IOLOGIC ،IODELAY و IOSERDES تشکیل شده است.
از منابع ورودی و خروجی FPGA چه می دانیم؟ (قسمت اول: منابع الکتریکی)
منابع ورودی و خروجی (IO) در هر FPGA، منابعی هستند که بین پین‌ها و منابع منطقی درون تراشه قرار گرفته‌اند. هر بلوک ورودی/خروجی از دو بخش تشکیل شده است.
تأخیر، جیتر، کجی و عدم قطعیت کلاک
دو فاز در طراحی سیگنال کلاک برای هر سیستم دیجیتالی وجود دارد. در فاز اول کلاک ایده آل در نظر گرفته می‌شود و در فاز دوم توپولوژی توزیع آن ساخته می‌شود.
مبانی محاسبات ریاضی در FPGA (قسمت دوم)
برای پیاده‌سازی محاسبات ریاضی و به طور خاص یک تابع تبدیل ریاضی به صورت ممیز ثابت لازم است، ملاحظات سرریز و رشد بیت روی تراشه‌های FPGA در نظر گرفته شود.
مبانی محاسبات ریاضی در FPGA (قسمت اول)
یکی از مهمترین مزایای طراحی‌های مبتنی بر تراشه‌های قابل پیکره‌بندی توانایی آن‌ها در پیاده‌سازی الگوریتم‌های ریاضی به بهترین شکل ممکن است.